在現代電子產品設計中，阻抗控制起著至關重要的作用。 PCB阻抗控制涉及訊號傳輸穩定性、抗干擾能力、功耗等關鍵效能指標。接下來我們就來探討一下阻抗控制的相關知識。

什麼是阻抗匹配？

阻抗匹配主要用於傳輸線，以確保所有 高頻 微波訊號被傳送到負載點，而沒有任何訊號反射回源。這樣保證了傳輸線的輸入端和輸出端處於阻抗匹配狀態，通常稱為阻抗匹配。

為什麼需要阻抗匹配？

在低速 PCB 設計中，阻抗匹配並不總是必要的。然而，在高速PCB設計中，要實現完整、可靠、精確、無幹擾的訊號傳輸，必須確保印製電路板提供的電路效能可確保傳輸過程中不會發生訊號反射。阻抗匹配確保訊號完整性和低傳輸損耗。如果關鍵訊號沒有達到阻抗匹配，可能會導致訊號反射、反彈和遺失。這會使原本良好的訊號波形失真，直接影響電路效能甚至功能。

哪些線路通常需要阻抗控制以及需要多少阻抗？

正如我們之前所了解到的，並非所有線路都需要阻抗匹配；只有我們的高速線路需要受控阻抗。不同的訊號有不同的阻抗值。差分阻抗的常見值包括 90Ω、100Ω 和 120Ω。一般來說，USB 2.0需要將阻抗控制在90Ω，而HDMI、USB 3.0、MIPI、快速乙太網路和千兆乙太網路則需要100Ω阻抗。 RS422一般需要120Ω阻抗，單端線一般需要50Ω阻抗。

什麼是阻抗控制？

由於電路板的堆疊厚度和走線的寬度不同，阻抗控制的值也不同。對於高速電路板上的導體，其阻抗值被控制在特定範圍內，稱為「阻抗控制」。

影響阻抗的因素

當某一參數變化而其他條件不變時，影響阻抗的因素如下：

• 走線寬度：走線寬度與阻抗成反比。較細的走線寬度具有較高的阻抗，而較寬的走線寬度具有較低的阻抗。為了更好地控制阻抗，必須將跡線寬度控制在 +/- 10% 的容差範圍內。訊號走線的間隙會影響整個測試波形，其單點阻抗過高，使整個波形不均勻。阻抗線不應搭接，訊號走線中的任何間隙不得超過 10%。走線寬度主要透過蝕刻製程來控制。為了確保跡線寬度精度，根據蝕刻底切、光刻誤差和圖案轉移誤差對光掩模進行工程補償。
• 電介質厚度：電介質厚度與阻抗成正比。電介質越厚，阻抗越高。不同的半固化片材具有不同的樹脂含量和厚度。層壓後的最終厚度取決於壓機的平整度和壓板的程序。對於任何類型的電路板材料，工程設計、壓板控制和來料公差對於獲得允許的介電層厚度至關重要。
• 介電常數：介電常數與阻抗成反比。介電常數越高，阻抗越低。介電常數主要透過材料選擇來控制。不同的板材具有不同的介電常數，這與所使用的樹脂材料有關。例如，FR4 板材的介電常數範圍為 3.9 至 4.5，並隨著頻率的增加而降低。 PTFE板材料的介電常數範圍為2.2至3.9。高速訊號傳輸需要更高的阻抗值，因此需要更低的介電常數。
• 銅厚：銅箔厚度與阻抗成反比。銅越厚，阻抗越低。銅厚可透過圖案電鍍或選擇合適厚度的基材銅箔來控制。
• 阻焊層厚度：阻焊層厚度與阻抗成反比。在一定範圍內，阻焊層越厚，阻抗越低。通常，印製一層阻焊層可將單端阻抗降低 2 歐姆，將差分阻抗降低 8 歐姆。與列印一次相比，列印兩次時減少值加倍。列印XNUMX次或以上後，阻抗值不再變化。

GreatPCB 阻抗設計與控制

（僅採樣100Ω差分阻抗）

• 設計疊加。最小。層間介質厚度應為50um。

• 設計電路寬度和空間寬度。根據仿真計算設計電路軌跡。

stackup 1# 的走線/空間寬度為 70/130um；

stackup 2# 的走線/空間寬度為 95/140um；

stackup 3# 的走線/空間寬度為 125/130um；

堆疊 4# 的走線/空間寬度為 105/150um。

• 透過首件檢驗確定製程參數，控制製程參數。
• 生產中隨機抽查阻抗，成品隨機抽查。

阻抗計算的注意事項

• 選擇較寬的走線寬度，而不是較窄的走線寬度。

在製造過程中，跡線的寬度是有限制的，但跡線的寬度卻沒有限制。如果在製造過程中，PCB 製造商需要減少走線寬度以實現特定阻抗並達到窄極限，則可能會導致複雜化。這可能會導致成本增加、阻抗控制放鬆或設計修改。因此，在計算時，瞄準相對較寬的走線寬度意味著目標阻抗略低，例如，如果目標阻抗為50歐姆，則應瞄準49歐姆左右，避免接近51歐姆的計算。

• 阻抗控制的總體趨勢。

我們的設計可能有多個阻抗控制目標，要麼偏向較大的值，要麼偏向較小的值。例如，避免 100 歐姆偏向較大值和 90 歐姆偏向較小值的情況。

• 考慮銅平衡和樹脂流動。

當半固化片的一側或兩側有蝕刻痕跡時，在層壓過程中，樹脂會填充蝕刻痕跡留下的間隙，導致層間樹脂厚度減少。銅平衡越低，添加的樹脂就越多，剩餘的樹脂就越少。因此，如果您需要兩層之間的半固化片厚度為 5 密耳，請根據銅平衡選擇稍厚的半固化片。

• 指定玻璃纖維布類型和樹脂含量。

半固化片或芯材中玻璃纖維和樹脂含量的不同導致節點係數不同。即使高度大致相同，3.5 和 4 之間也可能存在差異，這可能會導致單線阻抗出現約 3 歐姆的變化。此外，玻璃效果與玻璃布開口的大小密切相關。如果您正在設計 10Gbps 或更高的速度，並且您的疊層未指定材料，並且 PCB 製造商使用單晶片 1080 材料，則可能會導致訊號完整性問題。

• 與PCB製造商溝通。

有時，銅平衡和樹脂流量可能存在計算誤差，新材料的介電常數可能與標稱值不符。一些 PCB 製造商可能沒有所需的玻璃纖維庫存，導致層疊實施困難或延誤。遇到這種情況，最好的方法是從設計之初就與PCB製造商進行溝通，要求他們根據設計者的要求和自己的經驗來設計疊層。透過多輪溝通和確認，透過幾次迭代就可以達到理想的堆疊，這將有利於後續的設計過程。

歡迎使用我們的阻抗計算工具。為了適應更多的設計類型，我們未來將對其進行升級。